SimVision 调试环境
主要优点
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可动态连接到任何运行中的仿真进行交互式调试
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提供支持基于OOP/AOP类的调试环境的交互和/或后处理调试
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Cadence SimVision™ Debug 是 Cadence® Incisive® 企业模拟器中的统一图形调试环境，支持跨越IEEE标准的设计、测试台和断言语言的信号流和事务流。它还支持硬件、软件和模拟域的并发可视化。
SimVision Debug 可用于调试以 Verilog，SystemVerilog，e，VHDL 和 SystemC 语言编写的数字、模拟或混合信号设计或其组合。除了硬件、软件和模拟域的并发可视化之外，SimVision集成调试还支持跨IEEE标准设计、测试台和断言语言的信号流和事务流。
SimVision Debug提供了一个统一的仿真和调试环境，允许 Incisive 企业模拟器轻松管理多个仿真运行，无论组成方式如何，都可以在验证过程中的任何点分析设计和测试台行为。
在整个设计和验证流程中，SimVision Debug提供源代码浏览、事务和混合信号波形分析、完整的代码/事务/断言覆盖分析、集成显示和调试电源行为，硬件分析检查以及与下游实现流程的无缝连接。基于行业标准的API可用于所有级别，以支持用户定义的检查和分析。设计和测试平台模型可以以任何语言和任何抽象级别交织，而不会产生由协同仿真引起的性能和集成开销。
SimVision调试包括几个分析窗口来解决调试复杂性。其中一些窗口（可用工具栏按钮和菜单选项呈现）包括：
- “属性”窗口，可用于管理在SimVision Debug会话期间创建的光标，标记，表达式和其他调试对象
- “设计浏览器”窗口，可用于监视设计中的信号和变量
- 波形窗口，沿X和Y轴绘制仿真数据。数据通常显示为信号值对时间，但它可以是任何记录的数据。
- 源代码浏览器，您可以访问设计源代码
- 原理图示踪器，它将设计显示为原理图，并允许您通过设计跟踪信号
- 内存查看器，它允许您观察内存位置的内部状态的更改。在仿真期间，它还允许您设置断点，并强制设置和存储值到内存位置。
- 监视窗口，它允许您以比设计浏览器更简洁的形式监视设计中选定的信号和变量
- 寄存器窗口，它允许您使用自由格式的图形编辑器定义任意数量的寄存器页，每个寄存器页包含仿真数据的自定义视图
- 表达式计算器，它允许您定义表达式，它们组合信号以形成总线，条件和虚拟信号。
- 原理图跟踪器将设计显示为原理图，并允许您通过设计跟踪信号。
- 内存查看器允许您观察内存位置的内部状态的更改。在模拟期间，它还允许您设置断点，并强制和存储值到内存位置。
SimVision的功能
多语言，混合信号支持：SimVision Debug支持数字，模拟或混合语言（Verilog，SystemVerilog，e，VHDL，SystemC / C / C ++或其组合）的所有IEEE和Accellera标准。您可以从Virtuoso和/或Incisive环境中利用SimVision Debug。还支持模拟和混合级行为抽象的wreal，SystemVerilog reals，Verilog-AMS和Verilog / VHDL。
动态连接：SimVision Debug可以动态连接到任何运行中的仿真，允许您进行交互式调试，然后从其中分离以继续仿真。
e/SystemVerilog基于类的调试：SimVision Debug提供了交互和/或后处理调试，支持基于OOP/AOP类的调试环境。它支持完整的逻辑路径名称以及类对象句柄（内存中对象的直接句柄）。 SimVision Debug还提供了许多创新的可视化功能，以便在后处理模式下调试动态数据。
支持UVM：由于通用验证方法（UVM）定义了基于类的事务驱动的测试平台，因此您需要一个以这些元素为中心的调试环境。 SimVision Debug使您能够通过类继承和实例树访问环境。您可以按照仿真流程单步执行/跳过线程、方法调用、甚至宏。
事务分析：如果测试台使用事务记录，调试变得更加容易。 UVM提供自动事务记录，以便您可以查看测试序列。 SimVision Debug添加了一个新的条带图视图，允许您可视化跨多个流的事务的顺序。
宏调试：SimVision Debug通过提供扩展宏代码的可见性，简化了UVM调试，与原始代码保持一致，同时保留原始格式。它还标识嵌套宏，扩展/折叠宏以及调试所有宏变量的注释值。
