Allegro Package Designer Plus Sip Layout Option

为了实现复杂多芯片在基板上的构造，优化和验证，Cadence通过整合APD+软件中的概念，推出了SiP Option功能模块，简化了多个芯片集成在单个基板上的设计流程 ，提供了高性能复杂的系统级封装设计的解决方案，设计师只需要在掌握APD+的基础上，更多的去掌握多芯片，高性能的SiP设计流程，工艺和操作规范，这样极大的缩短了学习新软件的时间，提高设计效率。

 

 

核心特色：

1. SiP Layout Option增强了约束和规则的设置项，满足高性能和复杂的系统级封装设计情况

 

 

2. 增加了设计SiP封装时设计软件的自动交互能力，走线调整时易用性得以提高，可以提高设计重要信号（如DDR ，高速串行总线，硅基板，图形接口）的规范性，美观度

 

 

3. SiP Layout Option 提供了智能路线规划能力，基于Specctra技术的自动化的走线工具提高了设计效率，减少了繁琐的手动布线时间，并实现SIP设计时使用的是小的空间和层叠，节省产品成本，提高产品的集成度

 

 

4. SiP Layout Option针对高性能，复杂，多片的系统级封装设计情况，升级DFM检查规则，为提高产量和良品率，极大减少了设计时会产生的可制造性问题

 

 

5. 选项同时支持与Virtuso平台协同双向设计