硬件仿真器的自动划分软件

ScaleSyn是一款支持多芯片FPGA硬件仿真器的自动划分EDA软件。该软件提供亿门级RTL综合、网表划分、TDM IP插入、系统级布线、Debug等功能，与FPGA自动化设计软件配合使用，实现从RTL到位流生成的硬件仿真全套EDA流程。

ScaleSyn适用于多种FPGA的硬件仿真硬件，为用户提供系统级仿真验证功能以实现大规模ASIC或SoC设计的硬件仿真与验证，形成一个完整的硬件仿真平台。

系统结构：

自动划分工具流程图

实现方案：

硬件资源建模

○ ScaleSyn支持多种类FPGA芯片。其将FPGA片内资源及片间互联资源进行建模。建模结果包括FPGA片内各类资源数量及其时序、FPGA片间互联资源数量及其时序。并将建模结果以约束的形式提供给划分算法。让划分算法可以适配多种类型的FPGA芯片并进行时序优化。

基于层级化数据与控制流图（CDFG）的综合优化

○ 当设计涉及到数十亿个晶体管时，综合运行时间成为一个重要问题，特别是对于设计验证和原型制作而言，因为可能需要多次运行综合流程以进行设计更改。逐模块综合和多线程是快速综合的一种自然解决方案，但会牺牲结果质量（QoR）。此外，由于模块大小差异很大，多线程加速可能不会很好。ScaleSyn使用了自研的一种用于大规模设计的基于设计层次重组的多线程综合算法。通过小模块展平和大模块划分创建了适度大小的设计模块。实验结果表明，与平坦综合流程相比，项目的算法可以产生面积增加不超过3％和加速比高达21.3倍的结果。

○ 多线程综合算法包括以下步骤：基于模块的RTL扩展、基于模块的扫描、跨层次扫描、分层重组、基于模块的逻辑优化、网表展平和技术映射。为了加快速度，所有基于模块的综合步骤都采用了多线程计算。

时序驱动的异构 FPGA 多路划分算法

○ ScaleSyn采用了自研的时序驱动的多路算法。该算法考虑用户约束、FPGA片上资源约束、FPGA片间互联资源约束以及时序约束将综合后的网表进行合理的划分，以便使用多个FPGA实现设计。与经典的hMetis算法相比，ScaleSyn的划分算法在时序上有更好的性能表现。

基于分时复用的互联技术及其时序模型

○ 为了进行时序分析，EDA工具需要一个逻辑单元以及连线（包括FPGA芯片内部互联、片间互联、TDM）的延时模型。其中，TDM互联是现代FPGA 硬件仿真平台普遍采用的支持超大规模设计的一种重要技术。其优势是在有限的物理连线的情况下，通过分时复用技术实现超大规模设计需要的片间逻辑互联。但其缺点则是成倍的信号传输延迟，从而对系统的时序优化带来了更高的要求。

○ ScaleSyn根据静态时序分析（STA）的结果，混合采用布线迭代与TDM信号率调整的技术，在满足硬件仿真系统实际物理连线的约束条件下，降低关键路径上的互联延迟，优化整个系统的时钟频率。同时提出了一个系统延迟的快速分析算法，提升时序分析的计算速度。结合快速时序分析与全局静态时序分析，可以在保证分析结果精确度的条件下提升算法计算速度，以支持亿门级设计的仿真系统布线。