Virtuoso ADE Verififer

关键特性

能对模拟电路进行验证
提供一系列重要设计参数的总体视图
使高层设计需求与低层的规范驱动测试保持一致

Cadence® Virtuoso® ADE Verifier 旨在提供电路状态的全局视图。作为 Virtuoso ADE Product Suite 的一部分，Virtuoso ADE Verifier 与Virtuoso ADE Assembler 和 Virtuoso ADE Explorer 配合使用，使在这些环境中创建的测试能够与高层次的设计需求相关联。

Virtuoso ADE Verifier 将高层需求（如功耗、增益和带宽）链接到为规范测量而创建的各个测试。

Virtuoso ADE Verifier 可以将分散在多个设计师或位置的一组规格测量测试链接在一起，并在一个易于阅读的窗口中提供 pass/fail 状态。Virtuoso ADE Verifier 还可以快速识别没有分配测量的需求，当与某个测量相关的测试太少，还能提供可视的线索。

模拟设计的计划流程

Virtuoso ADE Verifier 允许您测试设计，以确保它们符合您的标准。该工具允许关键路径电路块的规格，并确保设计中的所有块符合此标准。通常，设计目标在项目周期的早期定义，然后可以分发给各个工程师进行文档和测试。 Virtuoso ADE Verifier将结果与初始设计规范联系起来，以便及早识别特定电路中可能存在的问题。

为模拟设计规划流程

Virtuoso ADE Verifier 可以在创建单个测试后创建高层规范层次结构。当设计在工作于 Virtuoso 平台之外的各个工程师之间分配时，您可以利用这个功能给您带来好处。 Virtuoso ADE Verifier 将分散的工作结果带回到一个完全集成的工作环境中，使您可以轻松查看测试是否过时、缺失或与设计目标发生冲突。