Virtuoso Layout Suite EAD

主要优点

使用内置互连寄生参数提取引擎进行实时分析和优化，可在创建版图时即时评估版图
使您能够设置电气约束，并实时观察是否满足这些约束
警告您在绘制版图时引入的电迁移问题
通过对现有互连寄生效应进行局部版图重仿真，极大限度地减少了重新流片和“过度设计”
将电路设计周期减少高达30％
使您能够优化芯片性能并使用更少的面积

凭借设计中电气验证的功能，Cadence® Virtuoso® 电气感知设计布局套件（EAD）可增强设计团队的生产力和定制IC的电路性能。

使用 Virtuoso 布局套件 EAD，您将拥有避免多次设计迭代和“过度设计”的技术和方法。您可以在创建版图时监视电气问题，以及实时进行互连决策的电气分析、仿真和验证。因此，您将能够实现电气上“构建即正确”的版图。该解决方案里设计中电气验证的功能，可以将电路设计周期缩短高达30％，并在更小的面积内实现更好的芯片性能。

使用 Virtuoso Layout Suite EAD，您可以节省数天到数周的设计时间。该解决方案实时提取互连寄生效应，并与局部设计配合工作。版图和电路设计人员将能够更有效地协作，增强电气问题的实时可见性。由于该解决方案与 Virtuoso 平台中的其他工具无缝配合，您将能够从 Virtuoso 模拟设计环境中运行的仿真中捕获电流和电压，并将此电学信息传递到版图环境中。