案例分享：SIP数模混合基板干扰分析

“ 作为代表未来趋势的SIP技术目前正在军民界如火如荼的开展进行中，这其中既有原单芯片封装扩展为多芯片的量化增加，又有原PCB领域的的产品因对小型化需求而转为寻找SIP方案的迫切需求。由于SIP集成涉及到较为复杂的系统，包括模块内部的细节、模块与外部的关系、信号的质量、延迟、分布、噪声等。电路与系统的设计水平成为评判是否具有SIP开发能力的一个关键指标。设计中要考虑的关键问题之一是载体上元器件的布局和连线，这与PCB上的系统设计相似。另外还需要综合考量载板上各芯片及元件在狭小空间内信号之间的串扰、噪声、电通路的辐射等问题。”

本次案例所要解决的问题就是在SIP载板上遇到的信号干扰问题。

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基本信息与问题

基本信息：

1. 该产品由原来的PCB方案小型化而来，将原PCB中IC改为裸芯，减少被动元件使用

2. 本次产品类型为SIP封装，尺寸为12x12mm，塑封类

3. 基板为4层，芯片(die)排列方式为并排放置，共计10颗，其他被动元件共计18颗

4. 信号为数模混合类

问题描述：

SIP载板在进行模拟信号测试时，发现两个模拟信号上存在15MHz的耦合干扰，噪声级别在几十mV，已经影响到电路的正常工作。

通过电路的分析以及SIP基板设计的排查，存在一路幅值为5V、主频为15MHz的时钟信号，与出现问题的两个模拟信号处于同一区域，如下图所示，右上角为时钟信号，下面的模拟信号1，左上角的为模拟信号2。

基板设计方面，时钟与模拟信号走线同层的隔离地铜皮处理不当，存在孤岛与碎铜，时钟与模拟信号各自线路并没有被包地保护地很好，而且回流平面的处理也有问题；另外电路设计方面，针对主要的电源没有去耦电容设计，加之平面设计不当，极有可能形成时钟与模拟信号的回流路径耦合，因此怀疑是15MHz的时钟信号与模拟信号之间的平面耦合导致了串扰。

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仿真思路

为了确定时钟信号对模拟信号的串扰大小以及找到耦合路径并验证优化方向，主要通过以下几个步骤实现：

1. 将SIP设计文件导入到Cadence Sigrity 3DEM仿真软件中，进行3D全波电磁场仿真，将时钟信号、模拟信号以及相关网络的电磁耦合关系一并提取出来，得到精确的S参数模型。

主要过程：

1) 层叠设置，结构是包含从Die Pad经过Wirebond、封装基板、Solderball到PCB的整个封装路径。

层叠结构视图

2) 端口设置，添加lumped port如下图，Die一侧的port+在Die pad上，port-在新增REF层上，通过DGND短接port实现统一回流，BGA一侧的port+在BGA pad上，port-在PCB的REF层上，通过过孔延伸实现统一回流。

Die与BGA侧端口视图

3) SIP的3D仿真视图如下，在设置为层叠、端口以及仿真相关设置后，进行3D全波电磁场仿真。

SIP仿真3D建模视图

2. 到Cadence Sigrity TopologyExplorer中搭建时域仿真链路，如下图，包括时钟激励源CLK（频率为15MHz，幅度为5V），然后调入3DEM中提取的S参数，将激励源CLK的输出端接入S参数中时钟的输入端口，输出端口接一个观察Prob，将模拟通道输出端进行50欧姆端接匹配，通过输入端的Prob观察后向串扰时域波形和频域频谱

3. 对设计进行调整优化，验证优化效果。采用两种方案，一种是增加电源的去耦电容，如下图，对主要的几个电源增加104（0402的0.1uf）电容，这里除了模型提取的时候一起进行电源的PDN阻抗分析，验证去耦电容效果；一种是修改优化版图设计，包括地铜重新处理，去掉孤岛，打上地孔，平面层铜皮间距拉大等。迭代仿真，验证优化措施的效果。